طراحی، مدلسازی و شبیه سازی فیلتر fir وفقی دوبعدی به وسیله vhdl جهت پیاده سازی روی تراشه های fpga

هدف از این تحقیق سنتز فیلترهای با پاسخ ضربه محدود (fir) دیجیتال وفقی با الگوریتم های lms و dlms برای کاربرد حذف نویز بر روی تراشه های fpga و مقایسه رفتاری الگوریتم های وفقی lms و dlms از لحاظ مقدار تراشه مصرفی و فرکانس کاری. با توجه به نتایج بدست آمده الگوریتم dlms دارای ساختار خط لوله است که از الگوریتم lms سریع تر است در حالی که به علت رجیسترهای اضافی از تراشه ی بیشتری استفاده می کند. برای افزایش سرعت در طراحی انجام شده از ضرب کننده با طبقات خط لوله استفاده شد که سرعت پیاده سازی افزایش یافت ولی با توجه به ساختار فیلتر fir با افزایش tapهای فیلتر و به دلیل افزایش مسیر بحرانی سرعت عملکرد کاهش می یابد برای کاهش این تاخیر به طراحی و پیاده سازی فیلتر با ساختارهای سیستولیک پرداخته شد که در این طراحی در درجه های بالا فیلتر به دلیل مسیر بحرانی کمتر دارای سرعت بالاتری است. یک فیلتر fir وفقی دو بعدی بر روی تراشه های fpga، برای کاربرد حذف نویز در تصویر با الگوریتم dlms طراحی و سنتز شد. نتایج شبیه سازی ها نشان می دهد فیلتر طراحی شده برای کاربردهای پردازش تصویر برای تصاویری که با نویز تصادفی یکنواخت تخریب شده اند بسیار مناسب است. نتایج سنتز با نرم افزار quartus ii و کدهای vhdl بوسیله ی شبیه ساز modelsim شبیه سازی شده اند.